Call for Design Enablement Teams
Parametre a podmienky výzvy
Kód výzvy: DIGITAL-JU-CHIPS-2026-DET-CSA
Stav: Otvorená
Uzávierka: TBD
Typ výzvy: CSA
Indikatívny rozpočet: 5M€
Rozpočet na projekt: 0,5M€
Miera preplatenia: Profit organization 100% SME 100% University/NFP 100%
Téma: Call for Design Enablement Teams
Rozsah a požiadavky: Rozsah sa zameriava na vybudovanie európskej Design Platform ako centrálneho hubu služieb pre návrh čipov, fungujúceho prostredníctvom Platform Coordination Team (PCT), ktorý zabezpečuje koordináciu, rámcové dohody s EDA/IP dodávateľmi, centrálnu cloudovú infraštruktúru a neutralitu platformy, a prostredníctvom Design Enablement Teams (DETs), ktoré poskytujú distribuované cloudové prostredia a aplikačnú inžiniersku podporu používateľom počas celého návrhového procesu až po tape-out; aktuálna výzva sa zameriava na výber DETs s preukázanou technologickou expertízou, schopnosťou end-to-end podpory návrhu a prístupom k výrobným, baliacim a testovacím službám.
Očakávané výstupy:
Očakávané výsledky zahŕňajú zriadenie a prevádzku bezpečných cloudových inštancií DETs s nasadenými EDA nástrojmi, prístupom k PDK/ADK aspoň jednej foundry a end-to-end aplikačnou inžinierskou podporou používateľov od nastavenia návrhového prostredia až po tape-out, vrátane podpory návrhových tokov, PPA optimalizácie, prototypovania, výroby, balenia a testovania; DETs majú byť prepojené s centrálnou cloudovou infraštruktúrou PCT prostredníctvom jednotného portálu a Infrastructure-as-Code riešení, zabezpečiť vysokú úroveň kybernetickej bezpečnosti, pokrývať široké spektrum technológií (CMOS, FDSOI, FinFET, fotonika, More-than-Moore) a aplikačných oblastí, spolupracovať s pilotnými linkami Chips for Europe a poskytovať služby používateľom naprieč všetkými štátmi Chips JU pri zachovaní neutrality voči PCT.
Očakávané výsledky zahŕňajú zriadenie a prevádzku bezpečných cloudových inštancií DETs s nasadenými EDA nástrojmi, prístupom k PDK/ADK aspoň jednej foundry a end-to-end aplikačnou inžinierskou podporou používateľov od nastavenia návrhového prostredia až po tape-out, vrátane podpory návrhových tokov, PPA optimalizácie, prototypovania, výroby, balenia a testovania; DETs majú byť prepojené s centrálnou cloudovou infraštruktúrou PCT prostredníctvom jednotného portálu a Infrastructure-as-Code riešení, zabezpečiť vysokú úroveň kybernetickej bezpečnosti, pokrývať široké spektrum technológií (CMOS, FDSOI, FinFET, fotonika, More-than-Moore) a aplikačných oblastí, spolupracovať s pilotnými linkami Chips for Europe a poskytovať služby používateľom naprieč všetkými štátmi Chips JU pri zachovaní neutrality voči PCT.
